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Cardinal锁相环介绍

来源：http://konuaer.net 作者：康华尔电子 2023年09月06

Cardinal锁相环介绍，锁相环基础知识

锁相环(PLL) 电路用于频率控制。他们可以配置为频率乘法器、解调器，跟踪发电机或时钟恢复电路。每个这些应用要求不同的特征，但是他们都使用相同的基本电路概念。
图1包含了一个基本的PLL频率乘法器的方框图。该电路的操作是所有锁相环的典型操作。它基本上是一个控制压控晶体振荡器（VCO）相位的反馈控制系统。将输入信号应用于相位检测器的一个输入端。另一个输入被连接到一个除以N个计数器的输出上。通常情况下，这两个信号的频率将几乎相同。相位检测器的输出是与两个输入之间的相位差成比例的电压。此信号应用于回路贴片滤波器。它是一个循环滤波器，它决定了PLL的动态特性。滤波后的信号控制着VCO。请注意，VCO的输出频率是提供给频率参考输入的输入的N倍。这个输出信号通过除以N个计数器被发送回相位检测器。

通常，环路滤波器的设计是匹配PLL应用所要求的特性。如果PLL要获取和跟踪一个信号，那么贴片晶振环路滤波器的带宽将大于它所期望的一个固定的输入频率。PLL将接受并锁定的频率范围称为捕获范围。一旦PLL被锁定并跟踪一个信号，PLL将遵循的频率范围被称为跟踪范围。跟踪范围一般大于捕获范围。环路滤波器还确定信号频率可以以多快的速度变化并且仍然保持锁定。这是最大回转速率。环路滤波器带宽越窄，可实现的相位误差就越小。这是以较慢的响应和减小的捕获范围为代价的。
图2显示了PLL动态响应的一个典型测量实例。该PLL用于频率合成器，并显示了对10 MHz参考输入中的80 kHz步长的响应。该电路的捕获范围约为+/-中心频率的5%

注意，PLL，纵轴的频率显示了50%的超调。这种轻微的阻尼响应是一种折衷，它实现了更快的旋转率公差和中等的捕获范围。
LeCroy示波器有多种方法可以用于PLL测量。石英晶振现代的高性能微处理器经常使用内部的PLL来增加系统时钟频率。制造商指定系统时钟上允许的最大周期到周期变化。一个典型的特征是最大抖动小于250ps。由于PLL的输出是不可访问的，因此系统时钟输入满足这个规范是很重要的。工程师可以通过使用抖动轨道循环循环测量系统时钟来验证系统时钟是否符合本规范。这一点如图3所示。在100us记录的最大周期到周期周期差异是70ps。该值直接从Jitter跟踪循环中读取到轨迹c中的循环波形。垂直参数游标之间的区域标记为最大值。跟踪A是采集数据的缩放放大，显示了差异最大的两个相邻周期。轨迹B是抖动轨迹周期，它读取时钟波形的每个周期的绝对周期。
如果PLL是可访问的，LeCroy范围可以通过绘制平均输出电平与输入相位差的趋势来验证相位检测器的线性性。
LeCroy示波器提供了各种各样的测量工具来表征锁相环。抖动和定时分析是评估这些精度时基电路的主要工具。

原厂编码	进口晶振	系列	Description描述
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CVFSE7	Cardinal晶振	CVFSE	OSC VCXO 622.08MHZ PECL SMD
CVFSV7	Cardinal晶振	CVFSV	OSC VCXO 622.08MHZ LVDS SMD
CV622E9	Cardinal晶振	CV622E	OSC VCXO 622.08MHZ PECL SMD
CV622V9	Cardinal晶振	CV622V	OSC VCXO 622.08MHZ LVDS SMD
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C3VFSE7	Cardinal晶振	C3VFSE	OSC VCXO 311.04MHZ PECL SMD
C3VFSV7	Cardinal晶振	C3VFSV	OSC VCXO 311.04MHZ LVDS SMD
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